Agora que três fabricantes avançados de chips demonstraram CFETS (transistores de efeito de campo complementares), a visão de quase dobrar a densidade de transistores dos futuros processadores está começando a tomar forma. CFET é uma estrutura única que reúne dois tipos de transistores necessários para a lógica CMOS. Na Conferência Internacional de Dispositivos Eletrônicos IEEE desta semana em São Francisco, Intel, Samsung e TSMC mostraram seu progresso para permitir o próximo passo no desenvolvimento de transistores.
As empresas de chips estão fazendo a transição da estrutura do dispositivo FinFET usada desde 2011 para nanofolhas ou transistores all-gate. Esses nomes refletem a estrutura básica do transistor. Nos FinFETs, a porta controla o fluxo de corrente através das aletas verticais de silício. Nos dispositivos nanosheet, as aletas são cortadas em um conjunto de fitas, cada uma cercada por uma porta. Os CFETs são essencialmente pilhas de tiras de silício mais altas, metade para um dispositivo e metade para o outro. Os engenheiros da Intel explicaram na edição de dezembro de 2022 da revista IEEE Spectrum que o dispositivo empilha dois tipos de transistores – FETs e pFETs – em um único processo de integração.
Os especialistas prevêem que o CFET estará disponível comercialmente dentro de sete a 10 anos, mas ainda há muito trabalho a ser feito antes disso.
A Intel foi uma das três primeiras empresas a demonstrar o CFET, lançando uma versão inicial no IEDM em 2020. Desta vez, a Intel relatou várias melhorias em torno do circuito mais simples do CFET, o inversor. Um inversor CMOS envia a mesma tensão de entrada para as portas de ambos os dispositivos da pilha e produz uma saída que é a inversão lógica da entrada.
Marko Radosavljevic, engenheiro-chefe do grupo de pesquisa de componentes da Intel, disse aos repórteres antes da reunião: "O inversor é concluído em uma única aleta. Na expansão máxima, seu tamanho será 50% de um inversor CMOS comum."
O circuito inversor da Intel conta com uma nova maneira de conectar os transistores superior e inferior (amarelo), bem como uma nova maneira de acessar um dos transistores (cinza) por baixo do silício.
O problema é que comprimir todas as linhas de interconexão necessárias para empilhar dois transistores em um circuito inversor anula a vantagem de área. Para manter as coisas compactas, a Intel está tentando eliminar parte do congestionamento ao conectar-se a dispositivos empilhados. Nos transistores atuais, todas as conexões vêm de cima do próprio dispositivo. Mas ainda este ano, a Intel usará uma tecnologia chamada transferência de energia traseira, que permite a existência de interconexões acima e abaixo da superfície do silício. Com esta técnica, os transistores inferiores são contatados por baixo em vez de por cima, simplificando bastante o circuito. O inversor resultante tem uma qualidade de densidade chamada polipitch de contato (CPP, a distância mínima entre a porta de um transistor e a porta do próximo), que é de 60 nanômetros. O CPP dos chips de nó de 5 nm atuais é de cerca de 50 nm.
Além disso, a Intel melhorou as características elétricas da pilha CFET aumentando o número de nanofolhas por dispositivo de duas para três, reduzindo o espaçamento entre dois dispositivos de 50 nanômetros para 30 nanômetros e usando geometrias aprimoradas para conectar várias partes do dispositivo.
Usando um formato menor do que o de 60 nm da Intel, a Samsung mostrou resultados para multi-pitch (CPP) de contato de 48 nm e 45 nm, embora esses resultados tenham sido para dispositivos individuais, em vez de inversores completos. Embora o desempenho do menor dos dois protótipos de CFETs da Samsung tenha caído, não foi significativo, e os pesquisadores da empresa acreditam que a otimização do processo de fabricação resolverá o problema.
A chave para o sucesso da Samsung é a capacidade de isolar eletricamente a fonte e o dreno de dispositivos pFET e nFET empilhados. Sem isolamento adequado, os dispositivos, que a Samsung chama de transistores de efeito de campo empilhados tridimensionais (3DSFETs), podem vazar corrente. Um passo fundamental para alcançar este isolamento é substituir a etapa de ataque químico envolvendo produtos químicos úmidos por um novo tipo de ataque seco. Isso aumenta o rendimento de bons dispositivos em 80%.
Assim como a Intel, a Samsung toca a parte inferior do aparelho por baixo do silício para economizar espaço. No entanto, a fabricante de chips coreana difere da empresa americana por usar apenas uma nanofolha em cada dispositivo emparelhado, em vez das três da Intel. Segundo seus pesquisadores, aumentar o número de nanofolhas melhorará o desempenho dos CFETs.
Assim como a Samsung, a TSMC alcançou com sucesso o pitch de 48 nm industrialmente relevante. O que torna seus dispositivos únicos é uma nova abordagem que cria uma camada dielétrica entre os dispositivos superior e inferior para manter o isolamento entre eles. Nanofolhas são geralmente formadas a partir de camadas alternadas de silício e silício-germânio. Durante as etapas apropriadas do processo, métodos de gravação específicos de silício-germânio removem esses materiais, liberando os nanofios de silício. A TSMC usa uma camada de silício-germânio para isolar os dois dispositivos, sabendo que a camada de silício-germânio irá gravar mais rápido do que outras camadas de silício-germânio, por isso usa uma camada de silício-germânio com um teor particularmente alto de germânio. Dessa forma, a camada de isolamento pode ser criada em diversas etapas antes de liberar os nanofios de silício.