O processador móvel Core Ultra Series 3 "Panther Lake-H" recentemente lançado oficialmente pela Intel, suas fotos reais do wafer foram marcadas pelo Kurnal Insights e a estrutura interna e a distribuição do processo do chip surgiram. Como as gerações anteriores de Arrow Lake-H e Meteor Lake, Panther Lake-H continua a ideia de design "desagregado", mas está mais próximo do plano dividido de Lunar Lake: um chip SoC gerencia o cluster de computação principal da CPU e a ilha de baixo consumo de energia, NPU e controlador de memória principal, um chip gráfico independente é dedicado à unidade de computação de exibição central Xe, e o chip de E/S integra vários componentes de E/S da plataforma.

Os relatórios indicam que o chiplet SoC do Panther Lake-H é fabricado usando o processo 18A da Intel. Na versão Panther Lake-H para notebooks finos e leves convencionais, o chip gráfico integra 4 núcleos Xe e é construído no processo Intel 3; enquanto a versão ultraportátil Panther Lake-U para modelos sem gráficos independentes e enfatiza o desempenho da tela principal usa um chip gráfico maior com 12 núcleos Xe e muda para o processo TSMC N3E. Os chips de E/S continuam a usar o nó de processo N6 da TSMC de Arrow Lake.

Do ponto de vista da estrutura física, Panther Lake-H consiste em quatro chips: um chip base baseado no processo de 22nm da Intel atua como um “interpositor” e é responsável por fornecer microinterconexão de alta densidade entre os chips acima; Chiplets de computação, chips gráficos e chips de E/S são empilhados nele em sequência. Como os três chips principais estão "conectados" no layout, mas o contorno geral não é um retângulo regular, a Intel preenche seu formato com "blocos de preenchimento" adicionais para garantir que a parte superior de todo o pacote forme um retângulo regular para que o dissipador de calor possa caber uniformemente.

O chiplet de computação é a maior parte de todo o processador, medindo aproximadamente 14,32 mm × 8,04 mm, com área total de aproximadamente 115 milímetros quadrados. 16 núcleos de CPU estão integrados nesta área, usando uma combinação de 6 núcleos de desempenho Cougar Cove (núcleos P) + 8 núcleos Darkmont com eficiência energética (núcleos E) + 4 núcleos E de ilha de baixo consumo de energia. O cluster de computação principal consiste em 6 núcleos P e dois conjuntos de clusters de núcleo E, interconectados por meio de um barramento em anel (ringbus) e compartilham um cache de nível três (L3) de 18 MB.

Em termos de configuração de cache, cada núcleo Cougar Cove P vem com 3 MB de cache secundário (L2), e os dois grupos de clusters principais Darkmont E compartilham 4 MB de L2 (cada grupo de 4 núcleos é compartilhado). Embora o núcleo E na ilha de baixo consumo esteja localizado no mesmo chip de computação, ele não está diretamente conectado ao barramento em anel do cluster de computação principal. Em vez disso, ele se comunica com o cluster principal por meio da malha de comutação no chip. Em termos de frequência, o núcleo P tem uma frequência máxima de núcleo de até 5,10 GHz, e o núcleo E principal tem uma frequência máxima de 3,80 GHz. O núcleo E da ilha de baixo consumo tem uma frequência base mais baixa e é aumentado para um máximo de 3,70 GHz. É também um grupo de 4 núcleos e compartilha um cache L2 de 4 MB.

Além do núcleo da CPU, o chiplet de computação também integra o controlador de memória principal, que é front-end equipado com um "cache do lado da memória" de 8 MB de capacidade para armazenar em buffer o acesso aos dados de e para a memória. A parte de E/S de memória suporta DDR5 e LPDDR5X de canal duplo, com taxas de transferência de dados de até 9.600 MT/s. Além disso, este pequeno chip também abriga a unidade de rede neural NPU 5 de próxima geração da Intel, incluindo 3 Neural Compute Engines (NCE), cada um equipado com cache de 1,5 MB, para um total de 4,5 MB de cache de trabalho no chip para tarefas locais de inferência de IA. O espaço restante do chip provavelmente será usado para organizar as principais unidades de exibição, como o mecanismo de codec de mídia e o mecanismo de controle de exibição.

Para a parte do chip gráfico, o relatório mostra uma versão maior baseada no processo N3E da TSMC, com tamanho físico de aproximadamente 8,14 mm × 6,78 mm e área total de aproximadamente 55,18 milímetros quadrados. Este chip integra lógica front-end de GPU, 12 núcleos Xe e 16 MB de cache L2. A arquitetura gráfica principal usada pelo Panther Lake pertence à série Xe3 "Celestial", que é a nova geração de arquitetura gráfica integrada da Intel para gráficos de alta eficiência energética e cargas de trabalho de IA.

O chiplet I/O apresenta uma estrutura de tira longa e estreita com tamanho aproximado de 12,44 mm × 4 mm e área total de quase 49,76 milímetros quadrados, e continua a ser fabricado pelo processo TSMC N6. Esta área integra um controlador raiz PCIe, bem como um roteador host Thunderbolt 5/USB4 v2 completo. Os recursos oficiais de E/S incluem: 4 pistas PCIe 5.0, 8 pistas PCIe 4.0, 2 interfaces Thunderbolt 5 e um controlador sem fio Wi-Fi 7 + Bluetooth 5.4 integrado.

No geral, ao mesmo tempo em que continua a rota de empacotamento de vários chips pequenos, o Core Ultra Series 3 "Panther Lake-H" oferece uma combinação mais segmentada de desempenho e eficiência energética para a próxima geração de notebooks finos e leves e plataformas móveis de alto desempenho por meio da colaboração de vários processos, como 18A, Intel 3 e TSMC N3E/N6, bem como a profunda integração de CPU, display de núcleo grande e NPU. Para os fabricantes OEM, espera-se que esta solução de divisão SoC/gráficos/E/S mais flexível traga espaço de correspondência de especificações mais refinado para linhas de produtos de notebook em diferentes faixas de preço e posicionamento.