Na recente conferência IEDM, a TSMC apresentou um roteiro de processo para embalagens de chips de próxima geração que podem empacotar mais de um trilhão de transistores até 2030. Isso coincide com a visão de longo prazo da Intel. Essas enormes contagens de transistores serão alcançadas por meio de pacotes 3D avançados de conjuntos de múltiplos chips. Mas a TSMC também pretende aumentar a complexidade dos chips monolíticos, alcançando, em última análise, um design de 200 mil milhões de transístores num único chip.
Isso exige que a TSMC atualize constantemente os nós N2, N2P, N1.4 e N1 planejados. Embora as arquiteturas de conjuntos de múltiplos chips estejam ganhando força atualmente, a TSMC acredita que a densidade do empacotamento e a densidade bruta do transistor devem aumentar simultaneamente. A GPU GH100 de 80 bilhões de transistores da NVIDIA é um dos maiores chips disponíveis atualmente, excluindo o design de nível wafer da Cerebras.
No entanto, o roteiro da TSMC exige mais do que duplicar esse número, primeiro com designs monolíticos de mais de 100 mil milhões de transístores e, eventualmente, 200 mil milhões. É claro que, à medida que o tamanho do chip aumenta, o rendimento se torna mais desafiador, e é por isso que o empacotamento avançado de pequenos chips se torna crítico.
Produtos de módulos multichip, como MI300X da AMD e PonteVecchio da Intel, integraram dezenas de chips, incluindo 47 chips em PVC. A TSMC prevê estender essa expansão para pacotes de chips que abrigam mais de um trilhão de transistores por meio de seu CoWoS, InFO, empilhamento 3D e muitas outras tecnologias.
Embora a taxa de expansão tenha desacelerado recentemente, a TSMC ainda está confiante em fazer avanços em embalagens e processos para atender às necessidades futuras de densidade. O investimento contínuo em fundições garante o progresso no desbloqueio das capacidades de semicondutores da próxima geração. Mas não importa quão agressivo seja o roteiro, a física acabará por ditar o cronograma.