Resumo:
A Intel anunciou recentemente mais detalhes técnicos de sua plataforma de processador de servidor Xeon 7 de próxima geração, Diamond Rapids (codinome DMR), na conferência Hot Chips. A plataforma foi originalmente planejada para ser lançada em 2026, com uma configuração máxima de 192 núcleos e 16 canais de memória, mas foi confirmado que será adiada para 2027. Ao mesmo tempo, a Intel aumentou ainda mais o número de núcleos de seu modelo carro-chefe para 256 núcleos de desempenho, comparando diretamente a série EPYC Venice de sexta geração da AMD, que também tem um máximo de 256 núcleos.
Diferentemente dos produtos anteriores voltados para o mercado mais amplo de servidores, o Diamond Rapids se concentrará na computação de alto desempenho. Esta plataforma cancela completamente a tecnologia hyper-threading, que muitas vezes é chamada de multi-threading simultâneo (SMT) na indústria, e fornece apenas versões AP de ponta para o mercado de alto núcleo. O produto Diamond Rapids-SP de 8 canais originalmente planejado foi cancelado. Portanto, a DMR não cobrirá todos os níveis da linha de produtos da AMD, mas se concentrará em competir pelo mercado de HPC de ponta.
Espera-se que os produtos Coral Rapids subsequentes da Intel reintroduzam a tecnologia hyper-threading e possam trazer uma nova geração de processadores da série SP. No entanto, em termos de complexidade arquitetônica, o Diamond Rapids ainda é um dos processadores Xeon mais sofisticados da Intel até hoje. Até certo ponto, sua ideia de design lembra a rota de chips modulares introduzida pela AMD com EPYC Rome em 2019: dividir funções de computação, E/S e memória e, em seguida, combiná-las de forma flexível de acordo com as diferentes necessidades do produto. Depois de explorar várias gerações de produtos, a Intel parece ter finalmente encontrado um método de integração multi-core mais adequado para si.
Um único processador Diamond Rapids pode ser composto por até 22 núcleos, podendo ser aumentado ou diminuído de acordo com as necessidades de potência computacional, capacidade de cache e configuração de memória. Esses núcleos são divididos principalmente em três categorias: até 16 núcleos de computação fabricados usando o processo Intel 18A-P, 4 núcleos básicos de blocos de construção de computação fabricados usando o processo Intel 3-T e 2 núcleos Fabric Hub escaláveis baseados no processo Intel 3, que são responsáveis por conectar várias partes do sistema.
Entre eles, 18A-P é uma versão melhorada do processo 18A da Intel e pertence à tecnologia de processo de nível 2nm. A Intel afirma que com o mesmo desempenho, este processo pode reduzir o consumo de energia em 18%; sob o mesmo consumo de energia, pode trazer uma melhoria de desempenho de até 9%. Além dos ganhos de processo, Diamond Rapids também adotará uma nova microarquitetura central de desempenho, de modo que o desempenho real também será afetado pelas principais melhorias do IPC.
Cada núcleo de computação integra até 16 núcleos e seu cache L2 correspondente. Até quatro desses núcleos de computação serão empilhados em cima de um núcleo básico de bloco de construção de computação usando a tecnologia de ligação híbrida direta Foveros 3D. O chip básico integra cache L3: cada bloco de construção de computação fornece 320 MB de cache L3, e o modelo Diamond Rapids superior tem capacidade total de cache L3 de até 1,28 GB.
A Intel não usa pontes de interconexão multinúcleo incorporadas EMIB para conectar módulos de computação com módulos de E/S e memória. Em vez disso, adota uma solução de interconexão de embalagens mais próxima do estilo UCIe-S, que transmite dados através de um substrato de embalagem orgânico em vez de uma ponte de silício. A Intel chama essa nova arquitetura de matriz de “arquitetura de interconexão fan-out”.
Dois chips Fabric Hub escaláveis integram o controlador de memória e a interface de E/S. Seu conceito de design é semelhante ao I/O Die nas gerações recentes de processadores de servidor EPYC da AMD. Ao replicar essas matrizes, a Intel pode expandir os canais de memória e os recursos de interconexão. Dois Fabric Hubs podem fornecer um total de até 16 canais de memória DDR5. A taxa de memória DDR5 padrão pode atingir até 8.000 MT/s e, ao usar MRDIMM, pode atingir 12.800 MT/s.
Em termos de conectividade expandida, o Diamond Rapids suporta até 128 pistas PCIe 6.0, CXL 3 ou UPI 3, além de 8 pistas PCIe 4.0, que podem ser usadas para dispositivos auxiliares de E/S, como rede integrada, USB ou controladores de gerenciamento de placa base.
Esse design também reflete os ajustes da Intel nos métodos de acesso à memória. Os Granite Rapids-APs anteriores se apresentavam como três nós de acesso à memória não uniforme (NUMA) por padrão, enquanto o Xeon 7 Diamond Rapids espera oferecer uma arquitetura de acesso à memória unificada (UMA). Devido ao novo método de interconexão de empacotamento, o bloco de construção de computação pode se comunicar diretamente com dois Fabric Hubs, evitando o problema de acessar diferentes módulos de E/S por meio de saltos adicionais. A Intel acredita que esse design pode não apenas ajudar a realizar UMA, mas também controlar o custo de embalagens avançadas.
No entanto, ainda existem muitos parâmetros-chave da plataforma DMR que ainda não foram anunciados. A Intel não declarou a frequência máxima do núcleo, nem divulgou a melhoria do IPC do novo núcleo de desempenho em comparação com Granite Rapids. Detalhes específicos sobre o nível de cache também são limitados, e só pode ser confirmado que a capacidade do cache L3 será considerável.
Em termos de conjunto de instruções, Diamond Rapids oferecerá suporte às instruções de extensão de matriz AMX atualizadas e adicionará suporte FP8 para melhorar a eficiência da CPU ao executar tarefas de aprendizado de máquina. O processador também será um dos primeiros produtos a oferecer suporte total ao AVX 10.2. O AVX 10.2 visa melhorar algumas limitações da implementação inicial do AVX-512 da Intel e é de grande importância para aplicações de computação e supercomputação de alto desempenho.
Embora se espere que UMA se torne a configuração padrão, o suporte a NUMA continua crítico para cargas de trabalho de HPC que exigem a divisão de um grande número de núcleos em domínios de recursos menores. A Intel ainda não detalhou como o DMR implementará o particionamento NUMA, mas do ponto de vista arquitetônico, o processador pode teoricamente ser dividido em dois, quatro ou até mais clusters sub-NUMA. A abertura desse recurso pode depender principalmente das configurações do BIOS.
A estratificação de produtos é outro problema não resolvido. Atualmente, sabe-se que a Intel lançará versões de 256 e 192 núcleos, mas não está claro até que ponto o número de núcleos será reduzido. Em teoria, a Intel pode adaptar o produto para uma versão com apenas um bloco de construção de computação e um núcleo de computação de 16 núcleos; mas um julgamento mais realista é que a configuração mínima do Diamond Rapids pode ficar entre 64 e 128 núcleos.
A julgar pelas especificações publicadas, espera-se que o Diamond Rapids se torne a geração mais competitiva de Xeon de última geração da Intel nos últimos anos. O Venice EPYC da AMD e o DMR da Intel fornecerão até 256 núcleos, 16 canais de memória, mais de 1 GB de cache L3 e recursos de interconexão semelhantes; o consumo de energia do projeto térmico dos principais produtos de ambos os lados também deverá ficar em torno de 600W.
A falha óbvia da Intel é que ela não possui tecnologia hyper-threading. Em algumas cargas de trabalho que são altamente dependentes do número de threads, a AMD ainda pode obter uma vantagem de desempenho de dois dígitos com SMT, mesmo que o desempenho principal de ambas as partes seja semelhante. Mas no mundo da HPC, o hyper-threading nem sempre traz benefícios. Por exemplo, o benchmark HPL, usado para classificar supercomputadores globais, normalmente não se beneficia necessariamente do hyper-threading. Arm já afirmou antes que o multi-threading sincronizado pode fazer mais mal do que bem em alguns cenários.
Isso também dá ao Diamond Rapids a possibilidade de ser posicionado pela Intel como um processador sandbox de agente de IA de baixa latência, como um ambiente de execução de código Python que hospeda a geração de IA ou um contêiner de isolamento para compilar e executar código C e Rust. Mas, mesmo assim, há uma grande probabilidade de que o DMR não se torne o produto de alto volume da Intel, especialmente no contexto da promoção da CPU Vera autodesenvolvida pela Nvidia como o processador host-side preferido para sistemas de IA.
Em última análise, o desempenho de mercado da Diamond Rapids ainda dependerá do preço e da relação custo-benefício. Quando a AMD lançou o EPYC Rome, ela pode não ser capaz de superar a Intel em desempenho de núcleo único, mas forneceu um valor de custo unitário mais atraente com maior contagem de núcleos, E/S mais rica e maiores capacidades de expansão de memória. Se a Intel puder fornecer mais núcleos a um preço mais baixo, o Xeon 7 ainda poderá ser competitivo para alguns clientes, mesmo que a AMD tenha melhor desempenho absoluto.
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