Uma equipe de pesquisa da Universidade de Illinois em Urbana-Champaign anunciou recentemente que empilhou verticalmente com sucesso três camadas de circuito de silício ativo em um chip de silício e alcançou um rendimento de transistor de cerca de 98% a 100%. É considerado um novo caminho de engenharia para aumentar a densidade de potência de computação do chip no contexto da Lei de Moore que se aproxima do limite físico.
Essa conquista foi completada pela equipe de Qing Cao, professor do Departamento de Ciência e Engenharia de Materiais da Escola de Engenharia Grainger. A idéia central não é continuar a reduzir o tamanho do dispositivo em um plano bidimensional, mas "construir para cima" o circuito e construir uma estrutura tridimensional integrada de chip único por meio do empilhamento camada por camada de baixa temperatura de filmes de silício de cristal único.
Nos últimos sessenta anos, a "duplicação regular do número de transistores" descrita pela Lei de Moore dependeu do encolhimento contínuo dos tamanhos dos recursos dos dispositivos em um wafer de silício plano, mas agora esse caminho de escala está enfrentando fortes restrições de efeitos quânticos e das propriedades do próprio material de silício. Cao Qing destacou que, do ponto de vista dos principais parâmetros do processo, como o espaçamento da porta de contato, os transistores nos processos contemporâneos "são difíceis de diminuir". O problema não é mais a disposição do processo, mas "sujeito às propriedades materiais inerentes ao silício e às leis básicas da mecânica quântica".
Neste contexto, a integração tridimensional é considerada uma das direções importantes para continuar a melhorar a densidade da computação. Ao empilhar células lógicas e de memória na direção vertical, os projetistas de chips podem não apenas acomodar mais transistores no mesmo espaço, mas também encurtar significativamente os caminhos de interconexão entre as camadas, aumentando assim a largura de banda e reduzindo a latência. Atualmente, a indústria adotou a tecnologia de chips empilhados em produtos como memória de alta largura de banda (HBM) e 3D V-Cache da AMD. No entanto, a maioria dessas soluções depende da ligação entre wafers ou matrizes. Limitado pelo tamanho e pela precisão do alinhamento das vias de silício (TSV), ainda existe um teto para a densidade de interconexão entre camadas.
Diferente da tecnologia de empilhamento existente, a equipe de Cao Qing adota a ideia de "integração 3D monolítica", ou seja, construir uma nova camada de dispositivos ativos de silício monocristalino diretamente na superfície de um substrato que completou uma camada de circuitos e interconexões metálicas, e alcançar interconexões verticais finas através de furos passantes de metal de alta densidade. Esta ideia tem sido sujeita há muito tempo ao orçamento térmico: os processos tradicionais de silício de alto desempenho requerem frequentemente altas temperaturas próximas de 1.000 graus Celsius, e a indústria geralmente acredita que, uma vez concluída a primeira camada de circuitos e metais, o aquecimento superior a cerca de 400 graus Celsius causará danos inaceitáveis à estrutura existente. Para contornar este problema, algumas pesquisas recorreram ao uso de novos materiais para fabricar dispositivos de camada superior, mas esses dispositivos geralmente não são tão rápidos e confiáveis quanto o silício subjacente, afetando assim o desempenho geral.
A equipe de Cao Qing optou por continuar usando silício monocristalino, mas mudou seu “método de carregamento de wafer”. Os pesquisadores primeiro prepararam nanofilmes de silício de cristal único ultrafinos no wafer doador, descascaram-nos do wafer em filmes independentes e autossustentáveis e, em seguida, usaram um processo de transferência rolo a rolo semelhante a uma "máquina de laminação" para laminar esses filmes na superfície do wafer alvo processado a uma temperatura não superior a 200 graus Celsius. Graças à manutenção da estrutura de cristal único, esses filmes exibem propriedades elétricas semelhantes às dos transistores convencionais de silício de alta temperatura após o processamento do dispositivo, ao mesmo tempo que atendem aos rigorosos requisitos de orçamento térmico da integração tridimensional monolítica.
A forma física da estrutura do dispositivo também é uma grande vantagem. Ao contrário da tecnologia tradicional de empilhamento, que requer o manuseio de wafers inteiros com espessura de cerca de 500 a 700 mícrons, o nanofilme de silício usado pela equipe tem apenas cerca de 10 nanômetros de espessura. Nessa escala, o filme de silício é capaz de flexionar e se adaptar às pequenas ondulações da superfície do circuito subjacente, permitindo um ajuste mais apertado que reduz o risco de vazios e vazios comuns na ligação rígida de wafers. A equipe de pesquisa apontou que esta forma simplifica o fluxo do processo, reduz o potencial de custo e é mais propícia à expansão para a produção em massa no nível de wafer.
Para controlar ainda mais a temperatura do processo dentro de uma faixa segura, a equipe também fez ajustes na arquitetura do transistor. O processo CMOS tradicional depende de múltiplas dopagens de alta temperatura para formar a região de junção fonte-dreno, mas esta pesquisa usa uma solução de "transistor sem junção", que envolve alta concentração e dopagem uniforme de filmes de silício ultrafinos antes do empilhamento, e então todo o canal é controlado através do portão. A espessura ultrafina do canal ajuda a obter capacidades eficazes de controle de portão, enquanto altos níveis de dopagem ajudam a reduzir a resistência de contato, levando em consideração o desempenho de condução e a viabilidade do processo.
Com base nisso, a equipe de pesquisa empilhou três camadas de circuitos em um único chip, cada camada contendo 625 transistores, e conectou a estrutura de três camadas em série em um circuito completo por meio de interconexões metálicas verticais. Os resultados do teste mostram que o transistor de três camadas é equivalente ao dispositivo de silício em massa do processo tradicional de alta temperatura em indicadores-chave, como a densidade da corrente de saída. Ao mesmo tempo, apresenta boa consistência e rendimento extremamente alto dentro da faixa de cavacos. O desempenho do dispositivo é pelo menos três a quatro vezes superior ao de dispositivos tridimensionais monolíticos que utilizam materiais alternativos. Com base nesses dispositivos empilhados, a equipe conseguiu a verificação de protótipos de circuitos lógicos tridimensionais e células de memória estática de acesso aleatório (SRAM).
O exemplo da SRAM reflete intuitivamente as vantagens arquitetônicas da integração tridimensional. Cao Qing disse que tomando como exemplo a memória estática de acesso aleatório amplamente usada em CPUs e GPUs, a SRAM tradicional requer que seis transistores sejam organizados no mesmo plano para armazenar um bit de informação. Através da integração vertical, estes seis dispositivos podem ser distribuídos em múltiplas camadas, “como substituir áreas residenciais suburbanas por edifícios altos para distribuir o bolo”. Pode reduzir significativamente a área ocupada, mantendo as mesmas funções e melhorando a eficiência da comunicação entre camadas.
A equipa de investigação enfatizou que o significado desta conquista reside na "produção em massa" e não numa demonstração única em laboratório. Na estrutura de três camadas demonstrada atualmente, o rendimento do dispositivo atingiu 98% a 100% e as flutuações de desempenho entre os dispositivos são pequenas. Teoricamente, este processo também pode continuar a empilhar mais camadas de circuito sobre as três camadas existentes, mantendo alta velocidade e consistência. Isso estabelece as bases para a transferência do processo para fundições e para a transição para linhas reais de produção de semicondutores no futuro.
O projeto é promovido pelo Centro de Chips Semicondutores Avançados com Desempenho Acelerado da Grainger School of Engineering da Universidade de Illinois. Os parceiros industriais do centro incluem grandes empresas de chips como IBM, Intel e TSMC. Os pesquisadores estão atualmente planejando introduzir esta tecnologia de silício monocristalino integrado tridimensional de chip único no sistema de fundição de nível industrial. Se puder ser implementado com sucesso, espera-se ver este novo chip de silício tridimensional “crescer para cima” em chips comerciais no futuro, buscando uma nova forma de extensão para a Lei de Moore na era pós-silício.