A JEDEC Solid State Technology Association anunciou recentemente que seus comitês JC-40 e JC-45 responsáveis pela formulação de padrões de módulos lógicos e DRAM fizeram uma série de desenvolvimentos importantes no campo de DDR5 MRDIMM (Multiplexed Rank Memory Modules), incluindo o lançamento oficial de uma nova geração de padrões de buffer de dados de classificação multiplexados DDR5, avanço na formulação de padrões de driver de registro de clock de classificação multiplexados e melhoria acelerada de roteiros DDR5 MRDIMM Gen 2 e Gen 3 para larguras de banda maiores.

Entre os padrões publicados, a JEDEC anunciou oficialmente a especificação JESD82-552 "DDR5MDB02 Multiplexed Rank Data Buffer", que está aberta para download no site oficial. Este padrão define uma nova geração de design funcional de buffer de dados para arquitetura DIMM de classificação multiplexada, com o objetivo de manter características operacionais estáveis ​​e confiáveis, mesmo que a largura de banda do módulo continue a aumentar. Ao introduzir buffer mais avançado e lógica de controle no caminho de dados, a solução DDR5 MDB fornece escalabilidade mais forte e garantia de qualidade de sinal para subsistemas de memória de alto desempenho.

O próximo padrão JESD82-542 "DDR5MRCD02 Multiplexed Rank Clock Register Driver" também entrou na fase final e deverá ser anunciado oficialmente em breve. Este padrão é orientado para módulos DDR5 MRDIMM, com foco no fortalecimento das capacidades de integridade e controle de tempo dos sinais de clock e controle para corresponder às especificações de buffer de dados em JESD82-552 e, em geral, melhorar ainda mais a confiabilidade dos produtos MRDIMM em cenários de alta frequência e alta largura de banda.

Em termos de roteiro de especificação de módulo, o comitê JC-45 está intensificando seus esforços para completar a formulação do padrão MRDIMM Gen 2. O objetivo é atender ao aumento contínuo da largura de banda das plataformas de computação de nova geração, levando em consideração os requisitos de eficiência energética e de eficiência do sistema no nível geral da máquina. Ao mesmo tempo, o comitê também está avançando no design de PCB (placa bruta) original DDR5 MRDIMM Gen 2. A taxa de dados alvo deste projeto em lote é de 12.800 MT/s, o que reflete a esperança da JEDEC de fornecer taxas de transferência de dados mais altas e soluções de memória escaláveis ​​para cenários de aplicação com uso intensivo de dados por meio de trabalho de padronização. Embora o padrão Gen 2 esteja quase concluído, o JC-45 também começou a planejar o padrão MRDIMM Gen 3, e a lógica de interface de memória subjacente relevante também está se aproximando do estágio de finalização.

A JEDEC também realizará fóruns especiais para campos móveis/clientes/edge e servidores/computação em nuvem/IA em San Jose em maio deste ano para conduzir discussões aprofundadas sobre padrões de memória de próxima geração e design de sistemas, incluindo DDR5. Os participantes terão a oportunidade de aprender sobre o progresso das especificações mais recentes e as tendências de aplicação da indústria de tecnologias de ponta, como MRDIMM. A agenda relevante e as informações de inscrição foram publicadas no site oficial do JEDEC.

Mian Quddus, presidente do Comitê JEDEC JC-45 e presidente do conselho de administração da associação, disse que esta série de trabalho coordenado de padrões reflete o papel contínuo da JEDEC como um "alinhador" da indústria na área de padrões de memória de alto desempenho. Ao criar especificações unificadas interoperáveis, ele pode atender aos crescentes requisitos de desempenho e largura de banda da IA, computação em nuvem e cargas de trabalho de nível empresarial em subsistemas de memória. Fonte: Comunicado de imprensa oficial da JEDEC.