Resumo:
A IBM e a Siemens anunciaram uma pesquisa conjunta para avançar a arquitetura de transistores NanoStack anunciada pela IBM este ano, com foco no desenvolvimento de ferramentas e processos necessários para o projeto, simulação e fabricação de chips de próxima geração. A IBM é responsável pela tecnologia de dispositivos semicondutores e a Siemens contribuirá com recursos em automação de projetos eletrônicos, simulação de processos, otimização de litografia e software de fabricação avançado. As duas partes planejam construir modelos virtuais mais sofisticados para simular desempenho, otimizar projetos e identificar problemas de processamento antes de realmente fabricar chips.
A ideia central do NanoStack é transformar os transistores que são tradicionalmente dispostos lado a lado em pilhas verticais e organizar diferentes camadas de maneira escalonada, de modo a romper a limitação de continuar a diminuir a distância entre os transistores em um plano bidimensional. A IBM disse que a nova arquitetura pode usar diferentes combinações de materiais para cada camada para otimizar o desempenho do transistor e o consumo de energia, respectivamente; empilhando transistores tipo N e tipo P uns sobre os outros, os projetistas também podem escolher materiais e métodos de fiação com mais flexibilidade. A IBM o descreve como o primeiro projeto de transistor tridimensional baseado em nanofolhas conhecido da indústria.
Em junho deste ano, a IBM anunciou os resultados de sua pesquisa tecnológica de 7 nanômetros (0,7 nanômetros), dizendo que quase 100 bilhões de transistores podem ser integrados em um chip do tamanho de uma unha, com uma densidade aproximadamente duas vezes maior que a de seu chip de 2 nanômetros. O “0,7 nanômetro” refere-se ao nome do nó de tecnologia, não ao tamanho real de cada transistor no chip. Os resultados do artigo divulgados pela IBM estimam que, em comparação com seu nó de 2 nanômetros, a nova tecnologia pode trazer uma melhoria máxima de desempenho de cerca de 50% ou reduzir o consumo de energia em cerca de 70% quando o desempenho for equivalente; outros estudos mostram que a arquitetura NanoStack pode reduzir a área SRAM em cerca de 40%. Esses números pertencem aos cálculos e previsões de tecnologia de pesquisa da IBM e não representam o desempenho real medido de produtos produzidos em massa.
A IBM afirmou anteriormente que a equipe de pesquisa verificou a viabilidade da fabricação e computação reais da estrutura NanoStack por meio de experimentos como ligação dielétrica ultrafina, engenharia de canal duplo e inversores CMOS de comutação normal. No entanto, passar de amostras de laboratório para produção em massa ainda requer a solução de problemas como ligação e alinhamento de wafers, dissipação de calor entre camadas, microfiação, fonte de alimentação traseira e inspeção tridimensional. A IBM disse que pode avançar para a fase de produção já nos próximos cinco anos, mas este anúncio de cooperação com a Siemens não anunciou um calendário de desenvolvimento específico, montante de investimento ou clientes comerciais de produção em massa.
O foco desta cooperação é estabelecer uma cadeia de ferramentas que permita projetar, simular e fabricar transistores tridimensionais complexos, em vez de anunciar que novos chips foram colocados em produção. A IBM e a Siemens esperam otimizar de forma colaborativa a física dos dispositivos, o software de design de chips e os processos de fabricação para estabelecer as bases para as gerações subsequentes de NanoStack e pesquisa e desenvolvimento de tecnologia além do nó de 7 nanômetros.
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