Várias universidades importantes nos Estados Unidos cooperaram com fábricas locais de wafer para desenvolver com sucesso um novo chip monolítico tridimensional (3D). As unidades de armazenamento e computação estão empilhadas na direção vertical. Espera-se que melhore muito a velocidade interna de transmissão de dados do chip. É considerado um marco importante na ruptura da “parede da memória” do hardware de inteligência artificial.

Essa conquista foi concluída pela Universidade de Stanford, Universidade Carnegie Mellon, Universidade da Pensilvânia, MIT e SkyWater Technology, uma fundição local nos Estados Unidos. É o primeiro chip 3D monolítico fabricado em uma fábrica comercial de wafer nos Estados Unidos. Sua densidade de fiação de interconexão vertical atingiu um novo recorde nos atuais chips 3D. O desempenho de exibição medido e simulado pode ser melhorado em cerca de uma ordem de grandeza em comparação com os chips bidimensionais tradicionais. A equipe de pesquisa enfatizou que isso não é apenas um avanço no desempenho, mas também fornece um novo paradigma para os Estados Unidos promoverem localmente a fabricação avançada de chips.

Ao contrário dos chips bidimensionais tradicionais que "colocam lado a lado" todos os circuitos no mesmo plano, este protótipo de chip usa múltiplas camadas de circuitos ultrafinos para serem empilhados verticalmente. Cada camada está intimamente conectada por meio de conexões verticais de alta densidade, de modo que os dados podem “subir e descer” entre a unidade de armazenamento e a unidade de computação dentro do chip, encurtando significativamente o caminho de transmissão. Sob tal arquitetura, a memória local disponível é significativamente aumentada e os dados não precisam viajar frequentemente entre armazenamento remoto e núcleos de computação, o que alivia fundamentalmente o gargalo da "parede de memória" que há muito atormenta os chips de alto desempenho e de IA.

A "parede de memória" refere-se à melhoria contínua do poder de computação das unidades de computação, mas a taxa de transferência de dados entre o chip interno e o armazenamento externo é difícil de acompanhar, fazendo com que o processador muitas vezes "espere pelos dados" e o poder de computação seja severamente desperdiçado. Durante décadas, a indústria de semicondutores confiou principalmente na redução contínua do tamanho dos transistores e no empacotamento de mais dispositivos no mesmo plano para aliviar esse problema. No entanto, esta rota está se aproximando dos limites físicos e é conhecida como “parede de encolhimento”. Este novo chip 3D monolítico integra circuitos lógicos e de armazenamento na direção vertical, o que equivale a construir fileiras de "poços de elevador" dentro do chip, permitindo que uma grande quantidade de dados flua entre diferentes "andares" em alta velocidade ao mesmo tempo, encontrando assim uma nova saída sob as restrições duplas da "parede de memória" e da "parede em miniatura".

A indústria já tentou construir um sistema 3D empilhando vários chips fabricados para cima e para baixo. No entanto, esse método de "chip empilhado" é muitas vezes áspero e esparso nas conexões entre camadas, e ainda existem gargalos óbvios. Esta pesquisa usa um processo 3D “monolítico”: cada camada funcional é cultivada e processada diretamente no mesmo wafer em sequência. O processo de baixa temperatura evita danos aos circuitos subjacentes, de modo que a interconexão de alta densidade pode ser realizada em menor escala. O processo, concluído inteiramente na fábrica comercial de wafer da SkyWater em Bloomington, Minnesota, é visto como um passo importante de um conceito de laboratório para uma arquitetura de produção escalonável.

Em termos de desempenho, os primeiros testes de hardware mostram que o protótipo de chip atual alcançou cerca de quatro vezes mais melhoria de desempenho em comparação com um design bidimensional comparável. Outros resultados de simulação mostram que quando o número de camadas de empilhamento vertical continua a aumentar e uma arquitetura de "piso" mais alto é construída com base nisso, o desempenho geral pode ser melhorado em até cerca de doze vezes em cargas reais de IA, incluindo o modelo grande de código aberto Meta LLaMA. A equipa de investigação enfatizou particularmente que se espera, teoricamente, que a nova arquitectura alcance uma melhoria de 100 a 1.000 vezes no produto de atraso de energia (EDP), um indicador chave que mede o desempenho global da velocidade e da eficiência energética.

Ao reduzir significativamente a distância de transferência de dados e aumentar o número de canais verticais, espera-se que o chip alcance maior rendimento e menor consumo de energia por operação, eliminando a necessidade de fazer a tradicional “escolha” entre desempenho e consumo de energia. Os pesquisadores consideram este um dos principais caminhos para apoiar a próxima geração de sistemas de IA em grande escala e avançar em direção à meta de “melhoria mil vezes maior do desempenho do hardware”. Eles acreditam que esta inovação abre uma nova dimensão técnica para a evolução futura do hardware de IA, com a capacidade de apoiar o treinamento e a execução de modelos maiores, mais complexos e mais em tempo real.

A importância deste trabalho também se reflete no nível de treinamento da indústria e de talentos: ao gravar com sucesso um único chip 3D em uma fábrica comercial local de wafer nos Estados Unidos, a equipe acredita ter fornecido um modelo realista para a construção de um sistema de chip avançado que é "projetado nos Estados Unidos e fabricado nos Estados Unidos". Os pesquisadores comparam isso à revolução dos circuitos integrados da década de 1980 - um grupo de estudantes que estudava design e fabricação de chips em universidades americanas impulsionou a decolagem da indústria do silício. A mudança atual para a integração 3D monolítica também exige que uma nova geração de engenheiros domine novos processos e conhecimentos de arquitetura.

Com financiamento e colaboração de projetos como o programa Microelectronics Commons dos EUA e o Centro de Hardware de IA do Noroeste da Califórnia-Pacífico (Northwest-AI-Hub), universidades relevantes começaram a realizar treinamento sistemático em torno da integração 3D e hardware específico de IA. Os participantes salientaram que ser capaz de fabricar chips 3D avançados localmente não significa apenas liderar em indicadores de desempenho, mas também significa tomar maior iniciativa no ritmo da inovação, na segurança da cadeia de abastecimento e na direção do desenvolvimento da tecnologia de IA.

Segundo relatos, a pesquisa foi conduzida em conjunto na Escola de Engenharia da Universidade de Stanford, na Escola de Engenharia da Universidade Carnegie Mellon, na Escola de Engenharia e Ciências Aplicadas da Universidade da Pensilvânia e no Instituto de Tecnologia de Massachusetts, com toda a fabricação de chips sendo realizada pela SkyWater Technology. O projeto recebeu financiamento da Agência de Projetos de Pesquisa Avançada de Defesa dos EUA (DARPA), do Programa de Bolsas de Pós-Graduação da National Science Foundation dos EUA, da Samsung, do Stanford Precourt Institute for Energy Research, da Stanford SystemX Alliance, do AI Hardware Hub “Microelectronics Commons” do Departamento de Defesa dos EUA, do Departamento de Energia dos EUA e da “Semiconductor Future Initiative” da National Science Foundation.

Compilado de /ScitechDaily