Resumo:
A arquitetura do chip Logic Folding proposta pela Huawei nos últimos anos atraiu mais uma vez a atenção da indústria de semicondutores. Dados divulgados anteriormente pela Huawei mostram que ao reorganizar os circuitos lógicos internos do chip e realizar um layout tridimensional vertical, o caminho de transmissão do sinal pode ser significativamente encurtado e o número de buffers necessários para a rede de clock pode ser significativamente reduzido. No entanto, especialistas da indústria de semicondutores apontam que, embora esta arquitetura possa reduzir alguns custos de transmissão de sinal, ela não pode resolver fundamentalmente o problema mais difícil de dissipação de calor dos chips 3D, e isso também pode se tornar um grande obstáculo para uma maior expansão de sua escala.
Logic Folding é um método de design de chip proposto pela Huawei no contexto de restrições à tecnologia avançada de semicondutores nos Estados Unidos. A ideia central não é simplesmente confiar em processos de fotolitografia mais avançados para encolher os transistores, mas encurtar a distância de propagação dos sinais dentro do chip, reorganizando as unidades lógicas dentro do chip e movendo os circuitos que foram originalmente distribuídos principalmente no plano bidimensional para a direção vertical.
Esta ideia é baseada na "Lei de Escala Tau" proposta pela Huawei. A Lei de Moore tradicional concentra-se principalmente no tamanho e no número de transistores, enquanto o Tau Scaling proposto pela Huawei presta mais atenção ao tempo de propagação do sinal e à distância interna de interconexão do chip, na esperança de melhorar o desempenho e a eficiência energética, encurtando o caminho de transmissão de dados.
Nos dados de teste divulgados pela Huawei, o Logic Folding pode encurtar significativamente alguns caminhos lógicos críticos. Entre eles, a rede de relógio é um dos principais alvos de otimização. Como os processadores modernos de alto desempenho contêm um grande número de unidades lógicas, os sinais de clock devem ser propagados para várias áreas do chip através de árvores de clock complexas e, para garantir a qualidade do sinal, é necessário implantar um grande número de buffers de clock.
Dados da Huawei mostram que após a reorganização dos circuitos relacionados através do Logic Folding, o número de buffers de clock em um módulo de processamento pode ser reduzido de aproximadamente 43.600 para 19.000, uma redução de mais de 50%.
Ao mesmo tempo, o comprimento da fiação do relógio relevante também pode ser significativamente reduzido. De acordo com dados divulgados pela Huawei, o caminho crítico em alguns designs pode ser reduzido em até 70%, e o caminho geral do sinal pode ser reduzido em cerca de 20%, em média.
O princípio por trás disso não é complicado. Quanto mais longas forem as linhas de sinal dentro do chip, maior será a resistência e a capacitância parasitas e mais energia será necessária para acionar essas linhas. Ao encurtar a distância de propagação do sinal, a carga capacitiva criada pela interconexão pode ser reduzida, reduzindo assim o consumo dinâmico de energia.
As redes de clock são particularmente adequadas para esta otimização porque os sinais de clock precisam ser propagados continuamente por todo o chip. Mesmo que o processador não esteja realizando muitos cálculos reais, a árvore do clock ainda pode consumir energia considerável. Portanto, se o número de buffers de clock e os comprimentos de fiação associados puderem ser reduzidos, é possível obter certos ganhos de potência sem alterar o processo de fabricação do transistor.
Essa também é uma das razões importantes pelas quais a Huawei acredita que o Logic Folding pode romper o gargalo de escala dos chips tradicionais. Em comparação com a dependência exclusiva da tecnologia avançada de fotolitografia, o redesenho da estrutura interna do chip pode, teoricamente, continuar a melhorar o desempenho e a eficiência energética com base no processo de fabricação existente.
Mas o problema é que o chip não possui apenas uma área bidimensional. Quando um grande número de circuitos lógicos de alta potência são empilhados verticalmente, a densidade de potência por unidade de volume do chip aumentará rapidamente. O principal caminho de dissipação de calor dos chips bidimensionais tradicionais é conduzir o calor da superfície do chip de silício para o dissipador de calor. Em chips tridimensionais, a camada lógica interna fica mais distante da estrutura externa de dissipação de calor e o calor gerado é mais difícil de dissipar. Essa também é uma das maiores preocupações dos especialistas em semicondutores sobre o Logic Folding.
Se duas ou mais camadas lógicas de alta potência forem empilhadas juntas, o calor gerado por unidade de volume ainda poderá aumentar significativamente, mesmo que o consumo total de energia de todo o chip diminua. Em particular, se módulos de alto consumo de energia, como núcleos de CPU, unidades de computação GPU e NPUs, forem colocados em posições sobrepostas, eles formarão pontos de acesso locais muito óbvios.
Quando a temperatura do ponto quente estiver muito alta, o chip deve reduzir a tensão operacional, reduzir a frequência ou até mesmo limitar ativamente o desempenho, caso contrário, isso poderá afetar a vida útil do transistor e a confiabilidade do chip. Portanto, os ganhos teóricos de desempenho podem, em última análise, ser compensados por limitações térmicas.
A própria Huawei admitiu que a dissipação de calor é um dos principais desafios para o desenvolvimento do Logic Folding. À medida que o número de camadas empilhadas aumenta, o método tradicional de resfriamento passivo que depende de materiais metálicos para conduzir o calor à superfície do chip se tornará cada vez mais difícil de atender à demanda.
A Huawei está atualmente explorando soluções, incluindo camadas de dissipação de calor de diamante e canais de resfriamento de microlíquidos, na esperança de estabelecer um caminho de condução de calor mais eficaz nas superfícies superior e inferior do chip. Planos de pesquisa relevantes consideram até mesmo a adição de canais de resfriamento líquido em escala micrométrica dentro do chip ou na estrutura da embalagem para remover diretamente o calor gerado no interior.
Mas isso introduz novas complexidades de fabricação. O empilhamento tridimensional não consiste simplesmente em juntar dois chips, um acima do outro. Alcançar comunicação de alta velocidade entre diferentes camadas requer estruturas de interconexão verticais de altíssima densidade, ao mesmo tempo que aborda questões como ligação de wafer, estresse térmico, rendimento e limitações de temperatura durante a fabricação.
Desmontagens recentes dos chips de nova geração da Huawei confirmaram que o Logic Folding realmente usa duas camadas de chips empilhadas verticalmente, conectadas por ligação híbrida de cobre com cobre. Há um grande número de canais de interconexão verticais na estrutura relevante, e as duas camadas de chip suportam em conjunto a CPU, GPU, NPU e outros módulos funcionais.
Esta estrutura pode encurtar significativamente o caminho do sinal, que também é a base para o Logic Folding reduzir algum consumo de energia de interconexão. Mas “o caminho do sinal é mais curto” e “o chip dissipa o calor com mais facilidade” são duas questões completamente diferentes.
Na verdade, esta pode ser a contradição que o Logic Folding mais precisa enfrentar ao competir com processos avançados tradicionais. O uso de processos de fotolitografia mais avançados para encolher transistores pode aumentar a densidade do transistor enquanto reduz alguma capacitância e tensão operacional, enquanto o Logic Folding melhora ainda mais a densidade por meio do rearranjo espacial. Embora este último possa contornar algumas limitações do processo de fotolitografia, também concentrará cada vez mais unidades de aquecimento num espaço tridimensional limitado.
É por isso que alguns especialistas do setor acreditam que o Logic Folding é atualmente mais uma "rota tecnológica compensatória" do que uma substituição completa dos processos avançados de fotolitografia.
Os dados divulgados atualmente pela Huawei mostram que a nova arquitetura pode reduzir o consumo de energia de alguns módulos enquanto aumenta a densidade do transistor e a frequência operacional. No entanto, se essas vantagens podem continuar a ser mantidas com maior desempenho, maior escala e mais camadas de empilhamento, ainda são necessários mais produtos reais e testes independentes para verificação.
É particularmente importante notar que empresas como a Apple e a Qualcomm atualmente não adotam exatamente o mesmo caminho de design do Logic Folding. Apple, Intel, Qualcomm e outros fabricantes de chips avançados também estão pesquisando ativamente o empacotamento 3D e o empilhamento de chips, mas geralmente usam matriz, cache 3D e ligação híbrida para colocar diferentes módulos funcionais em chips independentes e depois combiná-los por meio de tecnologia de empacotamento avançada.
Uma vantagem importante dessa abordagem é que ela pode organizar com mais flexibilidade o consumo de energia e a dissipação de calor em diferentes camadas do chip. Por exemplo, a lógica de computação de alta potência pode ser colocada em um local que seja mais fácil de dissipar o calor, enquanto módulos de baixa potência, como cache e E/S, podem ser colocados em outras camadas.
O Huawei Logic Folding mudou ainda mais o layout lógico do próprio chip, expandindo ainda mais o circuito lógico bidimensional tradicional na direção vertical. Portanto, pode obter uma distância de interconexão interna menor, mas também suporta maior pressão de gerenciamento térmico.
No entanto, isso não significa que a Apple e a Qualcomm não estejam interessadas no Logic Folding. Pelo contrário, à medida que a integração 3D se torna uma importante direção futura da indústria de semicondutores, os conceitos de design lógico vertical, interconexão de ultra-alta densidade e encurtamento de caminho de sinal envolvidos no Logic Folding têm certo valor técnico por si só.
A verdadeira questão é a economia e os benefícios reais. Para Apple e Qualcomm, que são capazes de usar os processos mais avançados da TSMC, se maior desempenho do transistor e eficiência energética puderem ser obtidos por meio de litografia avançada, então a complexidade adicional do projeto, os custos de fabricação e os problemas de dissipação de calor para alcançar o Logic Folding podem não ser atraentes o suficiente.
Para a Huawei, que é limitada por equipamentos avançados de litografia, a situação é completamente diferente. Melhorar a eficiência real de utilização dos processos de fabricação existentes por meio da inovação arquitetônica pode continuar a melhorar o desempenho do chip sem acesso gratuito aos equipamentos EUV mais avançados. Portanto, o Logic Folding tem um valor estratégico muito claro.
Atualmente, a Huawei avançou o Logic Folding desde documentos e demonstrações de tecnologia até o estágio de chip comercial, e a nova geração de processadores Kirin adotou tecnologias relacionadas. Isto significa que os próximos anos serão um período crítico para testar o verdadeiro valor desta arquitetura.
Se a Huawei puder resolver problemas como dissipação de calor, rendimento de fabricação e ferramentas EDA, e expandir ainda mais o Logic Folding para mais camadas de empilhamento, mantendo a confiabilidade e os custos controláveis, então essa tecnologia poderá realmente se tornar uma importante rota de escalonamento de chips além da tradicional Lei de Moore.
Mas se a densidade de calor aumentar rapidamente à medida que o número de camadas empilhadas aumenta, eventualmente forçando o chip a reduzir a frequência e o consumo de energia, então as vantagens teóricas obtidas pelo Logic Folding ao aumentar a densidade dos transistores tridimensionais podem ser parcialmente ou mesmo significativamente compensadas por problemas de dissipação de calor.
Portanto, a avaliação mais precisa do Logic Folding atualmente não é que ele tenha rompido processos avançados, nem que não tenha valor prático, mas que represente uma exploração arquitetônica muito significativa. A Huawei provou que, ao redesenhar o layout espacial interno do chip, pode encurtar significativamente o caminho do sinal e reduzir algumas sobrecargas de interconexão; o que realmente determinará o limite superior desta tecnologia é como transformar essas vantagens teóricas em melhorias de desempenho sustentáveis e, ao mesmo tempo, resolver os problemas de dissipação de calor e de fabricação causados pelo empilhamento tridimensional.
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